一种NAND闪存装置的编程方法,利用自升压方案来减少在禁止编程存储单元串的沟道中的过量的电子,这些电子会引起编程干扰。在对沟道升压之前,可以施加负电压到连接禁止编程存储单元串的字线,来启动上述的减少步骤,并且可以产生高的编程抗干扰性。另外,列译码器可以实现编程操作,并且文件系统以上述的编程方案为基础而实现增进文件管理的效能。
1.一种NAND闪存装置的编程方法,所述NAND闪存装置包括存储单元阵列,所述存储单元阵列形成在半导体衬底的P型阱上,所述存储单元阵列包括连接至多个字线的多个存储单元串,其中所述NAND闪存装置的编程方法包括在对要被编程的存储单元编程前,减少所述存储单元串的沟道、源极区和漏极区内的电子。
2.根据权利要求1所述的NAND闪存装置的编程方法,其中减少电子的步骤包括将所述字线偏置至低于所述P型阱的偏压的电压,以在沟道表面累积空穴来离子化表面陷阱,并在对禁止的存储单元编程后的自升压操作期间与电子复合。
3.根据权利要求2所述的NAND闪存装置的编程方法,其中减少电子的步骤还包括相对于所述P型阱而负偏置所述字线。
4.根据权利要求3所述的NAND闪存装置的编程方法,其中负偏置的步骤包括施加负电压至所述字线,并将所述P型阱接地。
5.根据权利要求2所述的NAND闪存装置的编程方法,其中减少电子的步骤包括相对于所述字线而正偏置所述P型阱。
6.根据权利要求5所述的NAND闪存装置的编程方法,其中正偏置的步骤包括施加正电压至所述P型阱,并将所述字线接地。
7.根据权利要求5所述的NAND闪存装置的编程方法,其中正偏置的步骤包括当所述字线被施加负电压时,施加正电压至所述P型阱。
8.一种NAND闪存装置的编程方法,所述NAND闪存装置包括存储单元阵列,所述存储单元阵列形成在半导体衬底的P型阱上,所述存储单元阵列包括连接至多个字线的多个存储单元串,并被分为多个区块,每个区块都分别对应于从所述多个字线中选择出来的相应字线,所述NAND闪存装置的编程方法包括:减少所述存储单元串中的沟道电子;以及在减少电子的步骤之后,当施加一个或多个通行电压Vpass至未被选择的字线时,施加编程电压给至少选择的字线,所述通行电压Vpass介于0V到所述编程电压之间。
9.根据权利要求8所述的NAND闪存装置的编程方法,其中减少电子的步骤包括相对于所述P型阱而负偏置所述字线。
10.根据权利要求9所述的NAND闪存装置的编程方法,其中负偏置的步骤包括施加负电压到所述字线,并将所述P型阱接地。
11.根据权利要求9或10所述的NAND闪存装置的编程方法,其中被负偏置的字线仅为连接至要被编程的存储单元的一个字线。
12.根据权利要求9或10所述的NAND闪存装置的编程方法,其中负偏置的步骤包括施加负电压至所述存储单元串中的多个字线,所述多个字线包括连接至要被编程的存储单元的字线。
13.根据权利要求9或10所述的NAND闪存装置的编程方法,其中负偏置的步骤包括施加负电压至选择的区块中所有的字线,所述选择的区块包括要被编程的存储单元。
14.根据权利要求9或10所述的NAND闪存装置的编程方法,其中负偏置的步骤包括施加负电压给多个选择的区块中所有的字线,一个选择的区块包括要被编程的存储单元。
15.根据权利要求8到10中任一项所述的NAND闪存装置的编程方法,其中每个存储单元串分别连接至每个位线,所述NAND闪存装置的编程方法还包括:在减少沟道电子的步骤之前,施加对应于所述编程电压的电压给连接至要被编程的存储单元串的位线;以及在减少沟道电子的步骤之前,施加对应于编程禁止电压的电压给连接至不用编程的存储单元串的位线。
16.根据权利要求8到10中任一项所述的NAND闪存装置的编程方法,其中每个存储单元串分别连接至每个位线,所述NAND闪存装置的编程方法还包括:在减少沟道电子的步骤之前,施加对应于编程禁止电压的电压给所述位线;以及在编程开始时,施加对应于所述编程电压的电压给连接至要被编程的存储单元串的位线。
17.根据权利要求8所述的NAND闪存装置的编程方法,其中减少电子的步骤包括相对于所述存储单元串中的字线而正偏置所述P型阱。
18.根据权利要求17所述的NAND闪存装置的编程方法,其中正偏置的步骤包括施加正电压给所述P型阱,并将所述存储单元串中的字线接地。
19.根据权利要求17所述的NAND闪存装置的编程方法,其中正偏置的步骤包括当负电压被施加在所述存储单元串中的字线时,施加正电压给所述P型阱。
20.根据权利要求17到19中任一项所述的NAND闪存装置的编程方法,还包括在施加所述编程电压时将所述P型阱接地。
21.根据权利要求17到19中任一项所述的NAND闪存装置的编程方法,其中相对于所述字线而正偏置P型阱的步骤包括只将负电压施加给连接至要被编程的存储单元的字线。
22.根据权利要求17到19中任一项所述的NAND闪存装置的编程方法,其中正偏置的步骤包括施加负电压给所述存储单元串中的多个字线,所述多个字线包括连接至要被编程的存储单元的字线。
23.根据权利要求17到19中任一项所述的NAND闪存装置的编程方法,其中正偏置的步骤包括施加负电压给所述存储单元串中的多个字线,所述多个字线包括选择的区块中所有的字线,所述选择的区块包括要被编程的存储单元。
24.根据权利要求17到19中任一项所述的NAND闪存装置的编程方法,其中正偏置的步骤包括施加负电压给多个选择的字线,所述选择的字线包括多个选择的区块中的所有字线,一个选择的区块包括要被编程的存储单元。
25.根据权利要求17到24中任一项所述的NAND闪存装置的编程方法,还包括在正偏置所述P型阱时将多个位线设定为浮置状态。
26.根据权利要求25的NAND闪存装置的编程方法,还包括:在正偏置所述P型阱之前,施加对应于所述编程电压的电压给包括要被编程的存储单元的位线;以及在正偏置所述P型阱之前,施加对应于编程禁止电压的电压给除了包括要被编程的存储单元的位线之外的位线。
27.根据权利要求25或26的NAND闪存装置的编程方法,还包括:在正偏置所述P型阱之后,施加对应于所述编程电压的电压给包括要被编程的存储单元的位线;以及在正偏置所述P型阱之后,施加对应于编程禁止电压的电压给除了包括要被编程的存储单元的位线之外的位线。
28.根据权利要求25的NAND闪存装置的编程方法,还包括:在正偏置所述P型阱之前,施加对应于编程禁止电压的电压给所述位线;以及在对所述存储单元编程时,施加对应于所述编程电压的电压给包括要被编程的存储单元的位线。
29.根据权利要求9-16任一项所述的NAND闪存装置的编程方法,其中相对于所述P型阱负偏置所述字线的步骤包括:相对于所述P型阱,将作为所述选择的字线的偏压的相对电压按照在第一周期前为负电压、在所述第一周期内为0V、在第二周期内为通行电压Vpass以及在第三周期内为所述编程电压或所述通行电压Vpass的顺序改变。
30.根据权利要求9-16任一项所述的NAND闪存装置的编程方法,其中相对于所述P型阱负偏置所述字线的步骤包括:相对于所述P型阱,将作为所述选择的字线的偏压的相对电压按照在第一周期前为0V、在所述第一周期内为负电压、在第二周期内为通行电压Vpass以及在第三周期内为所述编程电压或所述通行电压Vpass的顺序改变。
31.根据权利要求9-16任一项所述的NAND闪存装置的编程方法,其中相对于所述P型阱负偏置所述字线的步骤包括:相对于所述P型阱,将作为所述选择的字线的偏压的相对电压按照在第一周期前为预充电电压、在所述第一周期内为负电压、在第二周期内为通行电压Vpass以及在第三周期内为所述编程电压或所述通行电压Vpass的顺序改变。
32.根据权利要求9-16任一项所述的NAND闪存装置的编程方法,其中相对于所述P型阱负偏置所述字线的步骤包括:相对于所述P型阱,将作为所述选择的字线的偏压的相对电压按照负电压、接着为所述编程电压或所述通行电压Vpass的顺序改变。
33.一种NAND闪存装置,包括:存储单元阵列,形成在半导体衬底的P型阱上,所述存储单元阵列包括连接至多个字线的多个存储单元串,并被分为多个区块,每个区块分别对应于从所述多个字线所选择出来的相应字线;施加编程电压的装置,当施加通行电压Vpass给未被选择的字线时,施加编程电压给在选择的区块中至少选择的字线;以及减少沟道电子的装置,在施加所述编程电压之前,减少所述存储单元串中的沟道电子。
34.根据权利要求33所述的NAND闪存装置,其中所述减少沟道电子的装置施加负电压至所述选择的区块中的字线。
35.根据权利要求33或34所述的NAND闪存装置,其中所述施加编程电压的装置具有列译码器,所述列译码器包括:区块译码器,将地址信号译码为选择信号来选择所述区块;电平位移电路,将预设电压转换为栅驱动电压,以响应所述选择信号;以及字线驱动器,将全局字线电压传输至所述字线,其中所述电平位移电路和所述字线驱动器都包括多个N沟道晶体管,所述N沟道晶体管形成在所述半导体衬底的三阱中,以及其中所述列译码器产生用于减少沟道电子的负电压。
36.根据权利要求35所述的NAND闪存装置,其中所述列译码器在减少沟道电子之后,将所述负电压转换成0V。
37.根据权利要求35或36所述的NAND闪存装置,其中所述列译码器产生高于所述负电压的高电压,并且所述高电压至少在减少所述沟道电子时被设定为比编程时的高电压减去负电压的绝对值所获得的电压更低。
38.根据权利要求33或34所述的NAND闪存装置,其中所述施加编程电压的装置包括列译码器,所述列译码器包括:区块译码器,将地址信号译码为选择信号来选择所述区块;电平位移电路,将预设电压转换为栅驱动电压,以响应所述选择信号;以及字线驱动器,将全局字线电压传输至所述字线,其中所述电平位移电路包括多个P沟道晶体管。
39.根据权利要求33所述的NAND闪存装置,其中所述减少沟道电子的装置施加正电压至所述半导体衬底的所述P型阱。
40.根据权利要求39所述的NAND闪存装置,其中所述减少沟道电子的装置从外部电路输入所述正电压,并将所述正电压施加至所述半导体衬底的所述P型阱。
41.一种NAND闪存装置,包括:存储单元阵列,形成在半导体衬底的P型阱上,所述存储单元阵列包括连接至多个字线的多个存储单元串,并被分为多个区块,每个区块分别对应于所述多个字线中的相应字线,每个区块被分为多个页面,每个页面沿着每个字线配置,并且每个页面被分为多个区段,区段对应于预设数目的所述存储单元;用来减少沟道电子的减少装置,减少所述存储单元串中的沟道电子;以及用来对存储单元编程的编程装置,在减少所述沟道电子后以一个区段为单位对所述存储单元编程,所述区段从一个页面内的区段中选择出来。
42.根据权利要求41所述的NAND闪存装置,其中当所述页面所分成的区段数目为最大值时,所述编程装置对存储单元编程。
43.根据权利要求41或42所述的NAND闪存装置,其中当所述编程装置将存在第一区块的第一页面的第一区段中的数据更新时,所述编程装置随机地将更新的数据编程到以下选择中的一个或多个组合上:(a)所述第一区块的所述第一页面的第二区段;(b)所述第一区块的第二页面的区段;以及(c)第二区块的页面的区段。
44.一种NAND闪存装置的系统,包括:NAND闪存阵列,在对要被编程的存储单元编程前减少多个存储单元串的沟道、源极和漏极区域中的电子;外围电路,控制所述NAND闪存阵列中减少电子的步骤;控制逻辑,控制所述外围电路的操作;以及NAND控制器,具有缓冲存储器,并且以所述NAND闪存阵列的一个区段为单位来管理与操作系统之间的接口。
45.根据权利要求44所述的NAND闪存装置的系统,其中所述NAND控制器控制在所述NAND闪存阵列的数据在其中随机地被编程。
46.根据权利要求44所述的NAND闪存装置的系统,其中所述缓冲存储器具有所述NAND闪存阵列的一个区段的大小。
47.根据权利要求44所述的NAND闪存装置的系统,其中所述NAND闪存阵列在一个页面中编程操作的次数大于或等于2。
48.根据权利要求44所述的NAND闪存装置的系统,其中所述NAND控制器控制所述NAND闪存阵列的页面中的更新数据,以重新放置在相同的页面中,而不删除旧的数据。
49.根据权利要求44所述的NAND闪存装置的系统,其中所述NAND控制器控制所述NAND闪存阵列的页面中的更新数据,以重新放置在相同的页面中,而不删除旧的数据,并且在相同的区块中不执行擦除操作。
50.根据权利要求44所述的NAND闪存装置的系统,其中所述NAND控制器控制所述NAND闪存阵列的页面的区段中的更新数据,以重新放置在相同页面中空的区段内,并且将旧的数据存成无效数据,而不在相同的区块中进行擦除操作。技术领域
本发明涉及一种具有NAND闪存阵列的NAND闪存装置的编程(program)方法,并且涉及具有NAND闪存阵列的NAND闪存装置。
背景技术
各种NAND闪存,像是数字相机的记忆卡、MP播放器的内存、以及通用串行总线(USB)的存储装置等,已经被发展为高密度存储的应用。特别是,NAND闪存的市场也延伸到移动电话系统和个人数字助理(PDA),并显示出快速成长的趋势。另外,NAND闪存的应用也延伸到个人计算机的存储,像是固态硬盘(以下称为SSD,为常规硬盘的替换产品),并且未来对于NAND闪存来说,还有许多可预期的市场领域。然而,随着在半导体内存中微细图案的缩放技术的发展,NAND闪存目前面临着许多实体上的限制,就存储单元的可操作度而言,特别是由于较窄的阈值电压(thresholdxa0voltage)的范围,对于多阶存储单元(multi-levelxa0cell,MLC)是严重的问题。以下将MOS晶体管的阈值电压以Vth来表示。在数据可靠度下,在追求高密度存储和高效能对于NAND闪存来说,编程干扰(programxa0disturb)是其中关键的问题,而相邻浮置栅极之间电容的耦合影响也非常关键。这些因素不但会让Vth的分布变广,并且对于MLC的操作的Vth窗口来说也会被降低。对于单阶存储单元(singlexa0levelxa0cell,SLC)来说,上述的编程干扰也会导致在页面中进行多次覆写操作,或是从源极线SL侧到位线BL侧的非顺序数据编程发生失败。引用列表:专利文献(PTL)PTLxa01:USxa05677873PTLxa02:JP-2002-063795PTLxa03:JP-10-003794PTLxa04:JP-10-275484PTLxa05:JP-6-244386PTLxa06:USxa06621735PTLxa07:USxa06912157PTLxa08:USxa07085162PTLxa09:USxa07286402PTLxa010:USxa05659505PTLxa011:USxa05745417PTLxa012:USxa05898606非专利文献(NPL)NPLxa01:R.Bez等人发表“Introductionxa0toxa0Flashxa0Memory”,Proceedingxa0ofxa0IEEE,Vol.91,No.4,pp.489-501,Aprilxa02003NPLxa02:T.Kobayashi等人发表“Axa0Giga-Scalexa0Assist-Gate(AG)-AND-Typexa0Flashxa0Memoryxa0Cellxa0withxa020-MB/sxa0Programmingxa0Throughputxa0forxa0Content-Downloadingxa0Applications”,IEEExa0Technicalxa0Digestxa0ofxa0IEDM2001,pp.29-32,Decemberxa02001NPLxa03:S.Kobayashi等人发表“Memoryxa0Arrayxa0Architecturexa0andxa0Decodingxa0Schemexa0forxa03Vxa0Onlyxa0Sectorxa0Erasablexa0DINORxa0Flashxa0Memory”,IEEExa0Journalxa0ofxa0Solidxa0statexa0Circuit,Vol.29,No.4,pp.454-460,April1994在PTLxa01中揭露了一种自升压操作的技术,已经被发展并应用于避免编程干扰,并且增进所有被禁止编程(programxa0inhibit)的存储单元的抗干扰性。然而,由于表面沟道电位的下降而导致氧化物上的过量电场增强,会使得不需要的编程经常发生在被选择的字线WL下被禁止编程的存储单元上,因此PTLxa01的作法并无法完全避免上述的编程干扰。沟道电位的下降是由于NAND闪存单元串(cellxa0string)的沟道表面的电子,进入被禁止编程的存储单元的传输所导致。因此,在编程周期内,施加正极性中间通行电压(Intermediatexa0Passxa0Voltage,以下简称Vpass)给没有被选择到的字线,而Vpass低于编程电压(programxa0voltage)。然而,由于过高的Vpass并不恰当,其会导致中间通行电压(Vpass)干扰(Disturb),以下称为Vpass干扰。常规的编程方式是利用常规的自升压的方法,来避免编程干扰,而此自升压的方法,在以下有详细的叙述。图4示出现有技术的NAND闪存的常规编程操作的时序图。请参照图4,正电压,例如是5V,被施加在漏极侧选择晶体管的栅极线SGDL,而另外的正电压,例如是2.4V,则被施加在连接至禁止编程的存储单元串的位线BL,以对沟道串区域进行预充电,而在tnOS(硅-氧-氮-氧-硅)型,或是常规浮置栅极型式的闪存,都会发生Vprg干扰。另外,在上述专利参考文献PTLxa02到12中,都揭露常规的列译码器(Rowxa0decoder),可以在NAND闪存装置在进行编程序列期间,向字线WL供应不同的电压。在编程序列期间,上述的专利文献PTLxa02到12,以及非专利参考文献NPLxa01到3都揭露了施加负电压到字线WL的方法,其中专利文献PTLxa06至9各是专利文献PTLxa02的同族申请,而专利文献PTLxa010到9则各是专利文献PTLxa03的同族申请。上述的专利文献NPLxa01揭露了NOR型的闪存,其采用了沟道热电子(Channelxa0Hotxa0Electron)注入编程,以及FN(Fowler-Nordheim)隧穿擦除。在擦除模式中,所有在被选择的存储单元阵列单元中的字线WL都被设定负电压。上述专利文献PTLxa02和3,以及非专利文献NPLxa02分别揭露AG-AND型闪存,其中在一个字线WL上的存储单元,可以利用施加负电压到字线WL上的方式而擦除。在上述专利文献PTLxa04和非专利文献NPLxa03分别揭露DINOR型的闪存,其中只有被选择的字线WL被设定负电压,以编程存储单元。在这些现有技术中共同的是施加负电压到字线WL上的目的仅仅是为了编程或擦除操作,而且尽管在现有技术中,并未在编程之前使用负电压来减少存储单元沟道区域中电子的操作,但是在编程期间用来加入负电压的周期还是受到限制。此外,在文件系统中,区段(Sector)的大小是页面按照文件管理的单位分割的大小,变成远小于常规操作系统平台中的页面的大小。由于就基于内存面积的损失的芯片成本优势而论,较大的页面的大小是需要的,因此页面的大小随着较高密度NAND发展而增加。并且,区块(Block)的大小也随着较高密度NAND闪存而增加,因为存储单元串的数目增加(例如从32到64)有利于成本优势。这是因为如图31A所示,存储单元串中页面与字线相关联的定义。图31A是在部分NAND闪存装置80中的页面3和区块12的电路图,其中页面3是数据的编程和读取的单位,而区块12则是数据擦除的单位,图31B是现有技术的页面的大小相对于设计规则的缩放的趋势图,以及图31C则是现有技术的区块大小相对于设计规则的缩放的趋势图。如图31B和31C所示,虽然擦除操作是按照区块的单位执行,但是在像是区段或页面中,因为二者的大小是小于区块的大小,因此在其中不容易执行更新特定文件。图32A是现有技术的部分NAND闪存阵列中的页面的电路图,图32B是图32A的部分NAND闪存阵列中的页面的大小的电路图。虽然较大的页面对于NAND闪存而言,在像是图像卡或是移动音频播放装置等常规的应用上较适合,但是在页面中的一个区段编程,例如文件的复制,却会浪费大部分的内存空间,如图32A和图32B所示。这是由编程干扰所引起,在编程干扰中,在被禁止编程的存储单元中会发生不希望的编程,并且由于如上所述的装置原因,在一个页面中编程的操作次数(Numberxa0ofxa0operationxa0forxa0Programmingxa0inxa0onexa0page,NOP)被限定只有一次。因此,这需要数据暂时重新放置(relocation),然而像是区块复制,在像是固态硬盘的应用中是相当耗时(>100毫秒),这是因为需要额外的编程和擦除操作,如图33所示。图33是在现有技术的NAND闪存装置中,将旧区块12a的文件数据更新至新区块12b的文件数据的区块复制操作的框图。请参照图33,NAND闪存装置包括NAND闪存阵列和页面缓冲器9,其连接至NAND控制器61,而此控制器61包括缓冲器内存61m,并且NAND控制器61连接至主机计算机50。文件更新的方案包括在步骤S101中,从存储单元的旧区块12a读取区块数据,而在步骤S102中则将上述的数据输出,并且输入数据和错误校正码(Errorxa0Correctionxa0Code,简称ECC),并且在步骤S103中将区块数据写入存储单元的新区块12b。在此例子中,区块复制的时间可以由以下的等式(1)来表示:区块复制的时间=(从存储单元读取数据的时间)+(输出数据的时间)+(处理ECC的时间)+(将数据写入存储单元的时间)×(每个区块的页面数)=125毫秒此区块复制通常与废弃收集同进行,而废弃收集是在像是SSD内文件更新和磁盘重组等的情况下,被操作来组织文件。这是在文件管理系统中主要的操作,以增进速度的效能。常规上,由于在相同字线WL上的编程禁止干扰,NAND闪存装置会限制页面的NOP值为1,就如现有技术所述。当NAND闪存装置的大小增加超过16G位时,页面的大小,就是内存的最大可读和可编程的单位,将会由2KB增加到4KB。如果操作系统的文件的单位是区段,例如512B,则8个区段可以构成4KB的页面。由于NOP需求,NAND控制器61需要实现两组4KB,使得能够利用NAND控制器61使用缓冲存储器61m的连续数据管理,而进行页面编程。数据系统使用区块复制操作的缺点,如下所述:(A)NAND控制器61管理主机计算机50的操作系统的区段存取单位,以及NAND闪存装置的页面存取单位之间的数据结构排列。在页面的区段的没有充分利用的情形下,将会导致资源的浪费,换句话说,这会由导致通过上述区块复制操作,而由页面的位置的改变而进行的区段数据更新的频率增加。(B)具有4KB页面的缓冲存储器61m的实现会造成成本代价。另外,因为先进NAND闪存装置的页面大小的容量上升,使得NAND控制器61需要重新设计的成本,也会造成成本代价。
发明内容
本发明一个重要的目的是提供用于NAND闪存装置的编程方法,以及NAND闪存装置,其较现有技术来说,可以降低或防止编程干扰。本发明的另一目的是提供用于NAND闪存装置的编程方法,以及NAND闪存装置,其可以在任何区块擦除操作时,采用比现有技术更快的速度,按照比现有技术更小的单位更新存储于NAND闪存装置中的数据。本发明另一目的是提供用于NAND闪存装置的编程方法,以及NAND闪存装置,其可以随机地编程存储于闪存装置中的数据。从本发明的第一个方面来看,其提供了NAND闪存装置的编程方法,而此NAND闪存装置具有形成在半导体衬底中的P型阱上的存储单元阵列。存储单元阵列包括多个存储单元串,其连接多条字线。本发明的编程方法包括在对要被编程的存储单元编程的步骤前,先减少沟道、源极和漏极中的电子。在上述的编程方法中,减少电子的步骤包括将字线偏置为低于P型阱的偏压的电压,以在沟道表面累积空穴,而离子化表面陷阱(interfacexa0traps),使其对于禁止编程存储单元,在进行编程时,在自升压操作期间,可以与电子复合。另外,在上述的编程方法中,减少电子的步骤包括相对于P型阱,而负偏置字线。此外,在上述的编程方法中,负偏置字线的步骤,包括施加负电压至字线,并将P型阱接地。另外,在上述的编程方法中,负偏置的步骤包括相对于字线,而正偏置P型阱。此外,在上述的编程方法中,正偏置P型阱的步骤,包括施加正偏压至P型阱,并将字线接地。另外,在上述的编程方法中,正偏置P型阱的步骤,包括当负电压被施加到字线时,施加正电压至P型阱。依照本发明的第二方面,提供一种NAND闪存装置的编程方法,而NAND闪存具有形成在半导体衬底的P型阱上的内存阵列。此存储单元阵列包括多个存储单元串,其连接至多个字线,而这些存储单元串被分为多个区块,而每个区块分别对应于字线中被选择的字线。本发明的编程方法包括减少存储单元串中的沟道电子,并且在减少沟道电子的步骤后,当施加一个或多个通行电压Vpass以忽略而不选择字线时,施加编程电压到至少被选择的字线,而通行电压Vpass的范围介于0V到编程电压之间。在上述的编程方法中,减少电子的步骤包括相对于P型阱,而负偏置字线。另外,在上述的编程方法中,负偏置字线的步骤,包括施加负电压至字线,并将P型阱接地。此外,在上述的编程方法中,负偏置的字线是唯一连接至要被编程的存储单元的字线。另外,在上述的编程方法中,负偏置字线的步骤,包括施加负电压至存储单元串中的多个字线,而这些字线其中的一个字线连接至要被编程的存储单元。此外,上述的编程方法中,负偏置字线的步骤,包括施加负电压给在被选择区块中的所有字线,而被选择区块具有要被编程的存储单元。另外,上述的编程方法中,负偏置字线的步骤,包括施加负电压给在多个被选择区块中的所有字线,而其中被选择区块具有要被编程的存储单元。此外,上述的编程方法中,每个存储单元串被分别连接至每个位线。本发明的编程方法还包括在进行减少沟道电子的步骤前,先施加对应于编程电压的电压给连接至要被编程的存储单元串的位线,并在减少沟道电子前,施加对应于编程禁止电压的电压,给连接至不需进行编程的存储单元串的位线。此外,在上述的编程方法中,每个存储单元串被分别连接至每个位线。本发明的编程方法还包括在进行减少沟道电子的步骤前,施加对应于编程禁止电压的电压给位线,并在编程开始时,施加对应于编程电压的电压给连接至要被编程的存储单元串的位线。在上述的编程方法中,减少电子的步骤包括相对于存储单元串中的字线,而正偏置P型阱。此外,在上述的编程方法中,正偏置P型阱的步骤,包括施加正电压至P型阱,并将存储单元串中的字线接地。另外,在上述的编程方法中,正偏置P型阱的步骤,包括当负电压被施加到存储单元串中的字线时,施加正电压至P型阱。此外,上述的编程方法还包括在施加编程电压时,将P型阱接地。另外,在上述的编程方法中,相对于字线而正偏置P型阱的步骤,包括仅施加负电压给连接至要被编程的存储单元的仅一个字线。此外,在上述的编程方法中,正偏置的步骤,包括施加负电压给存储单元串中的多个字线,其具有连接至要被编程的存储单元的一个字线。另外,在上述的编程方法中,正偏置的步骤,包括施加负电压给存储单元串中的多个字线,其包括被选择的区块中所有的字线,而此被选择的区块具有要被编程的存储单元。此外,在上述的编程方法中,正偏置的步骤,包括施加负电压给多个选择的字线,其包括在多个被选择区块中的所有字线,而其中一个被选择的区块包括要被编程的存储单元。上述的编程方法还包括在正偏置P型阱时,将位线和源极线设定为浮置状态。另外,上述的编程方法还包括在正偏置P型阱之前,先施加对应于编程电压的电压给包括要被编程的存储单元的位线,并且在正偏置P型阱之前,施加对应于编程禁止电压的电压给除了包括要被编程的存储单元的位线以外的位线。上述的编程方法还包括在正偏置P型阱的步骤之后,施加对应于编程电压的电压至包括要被编程的存储单元的位线,并且在正偏置P型阱之后,施加对应于编程禁止电压的电压给除了包括要被编程的存储单元的位线以外的位线。另外,上述的编程方法,还包括在正偏置P型阱之前,施加对应于编程禁止电压的电压给位线,并在编程存储单元时,施加对应于编程电压的电压给具有要被编程的存储单元的位线。此外,在上述的编程方法中,相对于P型阱而负偏置字线的步骤,包括将作为选择字线偏压的相对电压,相对于P型阱,按照在第一周期前为负电压、在第一周期期间为0V、在第二周期期间为通行电压Vpass并且在第三周期期间为编程电压或通行电压Vpass的顺序改变。另外,在上述的编程方法中,相对于P型阱而负偏置字线的步骤,包括将作为选择字线偏压的相对电压,相对于P型阱,按照在第一周期前为0V、在第一周期期间为负电压、在第二周期期间为通行电压Vpass并且在第三周期期间为编程电压或通行电压Vpass的顺序改变。此外,在上述的编程方法中,相对于P型阱而负偏置字线的步骤,包括将作为选择字线偏压的相对电压,相对于P型阱,按照在第一周期前为预充电电压、在第一周期期间为负电压、在第二周期期间为通行电压Vpass并且在第三周期期间为编程电压或通行电压Vpass的顺序改变。另外,在上述的编程方法中,相对于P型阱而负偏置字线的步骤,包括将作为选择字线偏压的相对电压,相对于P型阱,按照负电压、然后接着改变为编程电压或是通行电压Vpass的顺序改变。依照本发明第三方面,提供一种NAND闪存装置,包括存储单元阵列、用来施加编程电压的第一装置、以及用来减少沟道电子的第二装置。存储单元阵列被形成在半导体衬底的P型阱上,而存储单元阵列具有多个存储单元串,可以分别连接多个字线,并且这些存储单元串被分成多个区块,其中每个区块分别对应于从字线中被选择的字线。当通行电压Vpass被施加在未被选择的字线时,第一装置施加编程电压至被选择的区块中至少被选择的字线。在施加编程电压前,第二装置可以减少存储单元串中的沟道电子。在上述的NAND闪存装置中,用来减少沟道电子的装置是施加负电压到被选择的区块内的字线。另外,用来施加编程电压的装置包括列译码器。此列译码器包括区块译码器、电平位移电路和字线驱动器。区块译码器可以将地址信号译码为选择信号,用来选择区块。电平位移电路则可以将预设电压转换为栅极驱动电压,以响应选择信号。另外,字线驱动器将全局字线电压(Globalxa0Wordxa0Linexa0Voltage)传输至字线。其中,电平位移电路和字线驱动器都分别具有N沟道晶体管,并且可以形成在半导体衬底的三阱(Triple-well)中。此外,列译码器可以产生负电压,以用来减少沟道电子。在上述的NAND闪存装置中,在减少沟道电子后,列译码器可以将负电压改变为0V。另外,在上述的NAND闪存装置中,列译码器还可以产生高于负电压的高电压,并且此高电压在沟道电子减少后,立即被设定为比编程时的高电压减去负电压的绝对值所获得的电压更低。此外,在上述的NAND闪存装置中,用来施加编程电压的装置具有列译码器。此列译码器包括区块译码器、电平位移电路和字线驱动器。其中,区块译码器可以将地址信号译码为选择信号,以选择区块,而电平位移电路则将预设电压转换为栅极驱动电压,以响应选择信号。另外,字线驱动器将全局字线电压传输至字线。电平位移电路具有P沟道晶体管。另外,在上述的NAND闪存装置中,用来减少沟道电子的装置施加正电压至半导体衬底的P型阱。此外,在上述的NAND闪存装置中,用来减少沟道电子的装置从外部电路输入正电压,并且将此正电压施加在半导体衬底的P型阱。依照本发明第四方面,提供NAND闪存装置,包括存储单元阵列、减少装置和编程装置。存储单元阵列被形成在半导体衬底的P型阱上,并且存储单元阵列包括多个存储单元串,其分别连接至多个字线,并被分成多个区块,其中每个区块分别对应于字线中被选择的字线,而每个区块又被分成多个页面,并且每个页面沿着字线配置,而每个页面又被分成多个区段,其对应于存储单元的预设数目。另外,减少装置可以减少存储单元串中的沟道电子。编程装置则以一个区段为单位编程存储单元,而此区段是在减少沟道电子后,从一个页面内的区段中选择出来。在上述的NAND闪存装置中,当页面所分成的区段数目为最大值时,编程装置编程存储单元。另外,在上述的NAND闪存装置中,当编程装置将存在第一区块的第一页面的第一区段中的数据更新时,编程装置随机地将更新的数据编程到以下选择中的一个或多个组合上:(a)第一区块的第一页面的第二区段;(b)第一区块的第二页面的区段;以及(c)第二区块的页面的区段。依照本发明第五方面,提供一种NAND闪存装置的系统,包括NAND闪存阵列、外围电路、控制逻辑和NAND控制器。其中,NAND闪存阵列在要被编程的存储单元进行编程前,可以执行步骤,就是减少在存储单元串的沟道、源极和漏极区域中的电子。外围电路可以控制NAND闪存阵列中减少电子的步骤。另外,控制逻辑可以控制外围电路的操作。NAND控制器包括缓冲存储器,并且以NAND闪存阵列的一个区段为单位,来管理与操作系统之间的接口。在上述的系统中,NAND控制器控制在NAND闪存阵列的数据在其中随机地被编程。另外,在上述的系统中,缓冲存储器具有NAND闪存阵列的一个区段的大小。此外,在上述的系统中,NAND闪存阵列的NOP(在页面中编程操作的次数)值大于或等于2。另外,在上述的系统中,NAND控制器控制NAND闪存阵列的页面中的更新数据,重新放置在相同的页面中,而不删除旧的数据。此外,在上述的系统中,NAND控制器控制NAND闪存阵列的页面中的更新数据,重新放置在相同的页面中,而不删除旧的数据,并且在相同的区块中不执行擦除操作。另外,在上述的系统中,NAND控制器控制NAND闪存阵列的页面中的更新数据,重新放置在相同页面中空的区段内,并且将旧的数据存成无效数据,而不在相同的区块中进行擦除操作。本发明提供一种NAND闪存装置的编程方法,其在编程方案中应用新的脉波序列和偏压条件,以避免禁止编程存储单元串的编程干扰。因此,本发明提供一种NAND闪存装置的编程方法,可以利用新的自升压架构来减少编程干扰,而此自升压架构可以减少在NAND闪存单元串中过量的电子,而这些过量的电子会造成编程干扰。本发明也提供一种NAND闪存装置的编程方法,其可以在提升存储单元串偏压之前,执行减少沟道电子步骤,以降低编程干扰。依照本发明的一方面,提供一种NAND闪存装置的编程方法,可以造成禁止编程存储单元串的自升压,并且在禁止编程存储单元串的自升压之前,进行减少沟道电子的步骤。依照本发明另一方面,减少沟道电子步骤包括施加负电压到耦接至禁止编程存储单元串的字线。依照本发明的又一方面,上述的负电压可以小于或等于禁止编程存储单元串中的存储单元的阈值电压。依照本发明的再一方面,正偏压通过N型阱而被施加到P型阱上,而字线WL则接地,其中正偏压大于或等于禁止编程存储单元串中的存储单元的阈值电压。编程方案就是施加负电压给字线WL,以达到空穴累积条件,此时P型阱则是接地。依照本发明的再一方面,提供一种具有高可靠度和效能的闪存装置。本发明的NAND操作通过在提升存储器沟道的偏压之前施加负偏压来造成沟道表面累积空穴,提供高的编程抗干扰性。这些空穴会被离子化为施主型表面陷阱,以进行正电压充电来俘获电子,而完成电子空穴复合过程。因此,沟道电子造成编程干扰,可以通过负电压周期而被消除,并进而解决升压不足的问题。依照本发明的再一方面,本发明的外围电路和程序通过本发明的列译码器产生负偏压和正偏压,使得能够实现本发明的编程方案。依照本发明的再一方面,还描述了用于从N型阱施加正偏压到P型阱的本发明的另一程序,相当于在减少沟道电子步骤时,将P型阱接地,并施加负偏压到WL栅极。本发明的优点本发明的NAND闪存装置的编程方法和NAND闪存装置相较于现有技术来说,可以降低或避免编程干扰。另外,本发明的NAND闪存装置的编程方法和NAND闪存装置,可以在任何区块擦除操作的情形下,并在没有任何编程干扰所造成的废弃的情形下,采用比现有技术更快的速度,按照比现有技术更小的单位更新存储于NAND闪存装置中的数据。此外,本发明的NAND闪存装置的编程方法和闪存装置,可以随机地编程存储在NAND闪存中的数据。另外,本发明的NAND闪存装置的编程方法和NAND闪存装置,可以降低页面重新放置的频率:当在使用页面中有空的区段,一种已知的读取-修改-写入(read-modify-write)程序就会被执行来更新区段。本发明的编程方法包括从NAND闪存读取选择的区段到NAND控制器的缓冲存储器,并且接着修改下载的内容。之后,NAND控制器将更新的区块写回在相同页面中空的区块,并对应地改变标记(flag)。因此,已使用区块的重复使用,将不会有任何区块擦除,而可以有效地降低页面重新放置频率。此外,本发明的NAND闪存装置的编程方法和NAND闪存装置,可以缩减NAND控制器的缓冲存储器的大小,并且可以减少由于NAND闪存的更新而造成产品修正的频率。另外,本发明的NAND闪存装置的编程方法和NAND闪存装置,可以利用降低页面重新放置的频率,来减少存储装置的损耗率。当在使用页面中有空的区段,一种已知的读取-修改-写入程序就会被执行来更新区段。本发明的编程方法包括从NAND闪存读取选择的区段到NAND控制器的缓冲存储器,并且接着修改下载的内容。之后,NAND控制器将更新区块的数据写回在相同页面中空的区块,并对应地改变标记。由于NOP不受到限制,以及没有额外的擦除通过此操作而被执行,因此已使用区块的重复使用可以有效地降低页面重新放置频率。由于这个优点的因素,本发明可以实现改善存储装置的损耗率。此外,本发明的NAND闪存装置的编程方法和NAND闪存装置,可以利用NAND控制器中使用较小缓冲存储器所带来的成本优势,进而降低存储部件的成本,并且可以减少由于NAND闪存的更新而造成产品修正的频率。
附图说明
图1A是依照本发明第一优选实施例的一种NAND闪存阵列2的配置的电路图。图1B是图1A的NAND闪存阵列2与其外围电路的配置的框图。图2是沿图1A和图1B的NAND闪存阵列2的存储单元串的纵向剖面图。图3是一种包括图1A、1B和2的NAND闪存阵列2的NAND闪存装置80的框图。图4是NAND闪存装置的常规编程操作的时序图。图5是沿现有技术的NAND闪存装置的禁止编程存储单元串的纵向剖面和水平能带图,其显示硅表面在周期tt0期间的电子密度。图7是沿现有技术的NAND闪存装置的禁止编程存储单元串的纵向剖面和水平能带图,其显示硅表面在周期t1具体实施方式
为了使本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图作详细说明如下。在任何可能的情形下,在附图和说明书中使用相同的附图标记来表示相同或相似的部分。第一优选实施例图1A是依照本发明第一优选实施例的一种NAND闪存阵列2的配置的电路图、图1B是图1A的NAND闪存阵列2与其外围电路的配置的框图、而图2则是沿图1A和图1B的NAND闪存阵列2的存储单元串的纵向剖面图。请参照图1,NAND闪存阵列2包括多个字线WL1到WLx、两个选择的栅极线SGSL和SGDL、多个位线BL1到BLn、和源极线SL,其中x和n分别是大于或等于2的整数。字线WL1到WLx的部分跨越过对应的存储单元的有源区。存储单元串是由存储单元所组成,而这些存储单元配置在位线BL1到BLn的情形下,其中存储单元串1a连接位线BL1,而存储单元串1b则是连接位线BL2。也就是说,位线BL1到BLn,以及字线WL1到WLx之间所围出来的空间,分别有对应的存储单元。在本优选实施例中,位线BL1是选择的位线,而其他的位线则是未选择的位线,而字线WL3为选择的字线,而其他的字线则是未选择的字线。连接至未选择位线的存储单元串为禁止编程存储单元串。两个选择的栅极线SGDL和SGSL的部分分别跨越有源区,作为漏极侧选择晶体管或SGDL晶体管的栅极,以及源极侧选择晶体管或SGSL晶体管的栅极。存储单元和选择晶体管的结构在以下将有详细的叙述。请参照图1B,NAND闪存阵列2被分割成多个区块12,并且位线BL1到BLn通过位线(BL)切换电路13,而连接至页面缓冲器6。请参照图2,每个存储单元M包括介电层106、电荷存储层的浮置栅极(FG)108、介电层110、控制栅极112和掺杂区114。浮置栅极108可以配置在控制栅极112和衬底100之间,可以包括像是掺杂多晶硅的导电材料或是像是氮化硅的电荷俘获材料。另外,被选择的晶体管T从下到上包括介电层116和导体层118,而导体层118是由两个导体层118a和118b所组成。多个漏极区D可以分别配置在衬底100中存储单元串的一侧,并且可以分别通过接触插塞121电连接至位线。多个源极区S可以分别配置在衬底100中存储单元串的另一侧。此外,插塞120配置来电连接N型阱102,而插塞122则配置来电连接P型阱104。图3是一种包括图1A、1B和2的NAND闪存阵列2的NAND闪存装置80的框图。请参照图3,不同的控制信号通过输入信号管脚7P输入至控制逻辑7,以产生输出多个控制指令信号给电压产生器6、地址缓冲器和控制器8、页面缓冲器9(具有感测放大器和写入驱动器)、以及全局字线(GWL)电压切换电路(以下简称为GWL电压切换电路)15。电压产生器6输出不同的控制电压给阱控制单元5、GWL电压切换电路15和列译码器4a。其中,阱控制单元5可以依据电压产生器6所产生的电压,而产生并且输出多个阱控制电压给NAND闪存阵列2的P型阱104和N型阱102。另外,GWL切换电路15从电压产生器6切换预设的GWL电压,并将相同的电压输出给列译码器4a。地址缓冲器和控制器8产生并且输出列地址和地址信号,以及行地址和地址信号给列译码器4a、GWL电压切换电路15和行译码器4b。其中,列译码器4a将输入地址译码成对应于NAND闪存阵列2的字线WL的物理地址。行译码器4a则将输入地址译码成对应于NAND闪存阵列2的位线BL的物理地址。给外部电路或从外部电路来的数据,可以通过输入和输出管脚(I/O管脚)10P、输入和输出接口(I/O接口)10、由行译码器4b控制的行切换电路14、由控制逻辑7控制的页面缓冲器9、和位线切换电路(以下简称为BL切换电路)13,而输入至NAND闪存阵列2或从NAND闪存阵列2输出。整个NAND闪存阵列2可以被分为多个区块12,而每个区块12包括连接至多个(例如32或64等)字线WL的存储单元串,而每个区块12具有数个页面3,并且每个页面3都对应于一个字线。另外,页面3被分为多个(例如66、132或更多的)区段11。图12是依照本发明的优选实施例的一种图3的NAND闪存装置80的编程方案的时序图。请参照图1和图12,图3的NAND闪存装置80的编程方案将在以下叙述。在t2O₃/Oxide/Si)NAND内存装置上更为严重,因此NAND闪存装置的编程方法对于电荷俘获型NAND很有用处。第二优选实施例本发明的利用负栅极电压的编程方案,可以利用列译码器4a来完成,将会叙述如下。图20A是依照本发明第二优选实施例的一种列译码器4a的高电压电平位移电路(以下称为HVLS)21和字线驱动器(以下称为WL驱动器)22的配置的电路图、图20B是依照本发明第二优选实施例的一种列译码器4a的高电压电平位移电路(以下称为HVMVLS)24和WL驱动器22的配置的电路图、而图21A是以第一优选实施例的图12的时序图为基础的第二优选实施例的编程方案时序图。也就是说,图21A显示依照本发明第二优选实施例的编程序列,是以图12的时序图为基础,再配合应用图3、20A和20B的列译码器4a来操作。请参照图20A,列译码器4a包括区块译码器23,其可以输出区块选择信号BLK和反相区块选择信号/BLK,而HVLS21包括MOS晶体管Tss、Tsg、Twi、Twj和Twk,并且可以分别产生电压SGDL、WLi、WLj、WLk,以响应信号PASV。由于可以利用施加正电压到P型阱104来达到负电位,因此用于图28和29的时序图的图20A的列译码器4a并不需要施加负电压到字线WL上。图20B的列译码器4a则可以使用在图21A、21B、22和23的其他的时序图。请参照图20B,另一优选实施例的列译码器4a包括区块译码器23,其输出区块选择信号BLK和反相区块选择信号/BLK,而HVMVLSxa024则包括中电压电平位移电路(以下称为MVLS)25、MOS晶体管Tr1到Tr4和WL驱动器22。在本优选实施例中,MVLSxa025输出输出信号来响应区块选择信号BLK,而HMVLSxa024则输出信号PASV至WL驱动器22。当区块被选择来响应输入地址时,图20A和20B的区块译码器23输出具有高电位的区块选择信号BLK。当区块选择信号BLK为高电位,信号PASV就会改变为VPP电位,接着WL驱动器22的MOS晶体管Tss、Tsg、Twi、Twj和Twk会被导通,并且字线WLi、WLj和WLk以及SGDL各个电压,会分别与全局字线GWLi、GWLj和GWLk以及全局选择栅极线GSGDL上各个电压相同。另一方面,当区块没有被选择时,区块译码器23会输出具有低电位的区块选择信号BLK,接着信号PASV会变成VMM电位。在此情况下,MOS晶体管Tss、Tsg、Twi、Twj和Twk会被关闭,接着字线WL和栅极线SGDL会从全局字线GWLi、GWLj和GWLk以及全局选择栅极线GSGDL隔离。这代表字线WL是“浮置”状态,然而因为反相区块选择信号/BLK具有高电位,因此栅极线SGDL可以利用MOS晶体管Tss设定为0V。请参照图20B,HVMVLSxa024包括高正电压VPP侧电路和负电压VMM侧电路,并且HVMVLSxa024产生输出信号PASV给WL驱动器22。其中,VPP侧电路包括N沟道耗尽型MOS晶体管Tr1和P沟道增强型MOS晶体管Tr3。VPP侧电路被当作VPP电平位移电路来操作,以响应输入的区块选择信号BLK。另外,MVLSxa025包括了晶体管16到20六个晶体管(包括了组成反相器18的两个晶体管),其被置于高正电压VXD和负电压VMM之间。如果信号PASV为0V或VMM,则MOS晶体管Tr1会导通,使得通过MOS晶体管Tr1的电压会低于4V的电压,接着MOS晶体管Tr3会因为信号VX=5V而进入截止状态,并且信号PASV进入稳态。如果信号PASV从大约4V(=MOS晶体管Tr4的VXD-Vth)的电压开始,则MOS晶体管Tr1会导通,使得通过MOS晶体管Tr1的电压大于7V的电压,接着MOS晶体管Tr3就会导通,并且7V的电压会被施加在信号PASV的信号线,使得信号PASV的电压上升。此反馈在PASV=VPP的条件下结束。另一方面,HVMVLSxa024的VMM侧电路包括N沟道耗尽型MOS晶体管Tr2、N沟道增强型MOS晶体管Tr4、以及MVLSxa025。MVLSxa025被当作电平位移电路,而操作在电压VXD到VMM之间。在此情形下,当区块选择信号BLK具有高电位时,MVLSxa025输出电压VXD至MOS晶体管Tr4的源极端。另一方面,当区块选择信号BLK具有低电位时,MVLSxa025输出电压VMM至MOS晶体管Tr4的源极端。MOS晶体管Tr2作为压降器(voltagexa0dropper),以维持住配置在MOS晶体管Tr2侧的MOS晶体管Tr4的漏极电压,使其低于MOS晶体管Tr2和Tr3的击穿电压。在此情形下,可以获得以下的等式(2):(Tr4的漏极电压Vd)ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="235"/>和ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="64"/>分别通过HVLSxa026-1到26-4,而连接至P沟道MOS晶体管Trg1到Trg4的栅极。每个P沟道MOS晶体管Trg1到Trg4可以对区块选择信号译码,并当区块被选择时,决定是否将电压VPP切换导通,以产生信号PASV给选通晶体管Tsg、Twi、Twj和Twk的栅极。在此情形下,当区块未被选择时,晶体管Trg1到Trg4会关闭,以提供晶体管Tg5。只有当晶体管Trg1到Trg4都被开启时,电压VPP才会被导通经过Trg1到Trg4,以产生信号PASV。在区块选择地址信号ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="235"/>和ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="64"/>被激活之前,信号ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="235"/>和ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="64"/>被设定为高电位(也就是全部都没有被选择),并且复位信号XRST被设定为高电位,接着信号PASV被设定为VMM电压。因此,区块选择地址信号ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="235"/>和ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="64"/>会被激活,而复位信号XRST被设定为低电位,接着信号PASV对于未被选择的区块而保持在电压VMM,然而信号PASV对于选择的区块而改变为电压VPP。MVLSxa025-0是电平位移电路,其可以输出电压VMM或是电压Vdd(3V)。另外,每个HVLSxa026-1到26-4都是电平位移电路,其可以输出电压0V或是电压VPP。图26是由图24的GWL电压切换电路15和图25的列译码器4a所执行的编程方案的时序图。图26的时序图几乎与图21的时序图相同。图21与图26主要的差别叙述如下:(1)为了响应复位信号XRST,信号PASV会被重置为负电压VMM,接着选择区块的信号PASV会被设定为VPP,并且字线WL的电压会改变并保持为负电压VMM;以及(2)为了施加负电压VMM到未被选择区块的信号PASV的信号线,当负电压VMM被施加到其上时,选通晶体管Tg5会被开启。图27是一种将图21A的时序图修改而产生的字线组合的编程方案的时序图,而每个字线都具有负电压,并且P型阱104也具有正电压,其可以由图24的GWL电压切换电路15和图20B的列译码器4a执行。在图27的编程方法中,通过相近的区段的预先动作,可以产生协同效应(synergeticxa0effect),对字线WL的负电压泵的负担以及对P型阱104的正电压泵的负担总体上减小。例如,当P型阱104的电位被设定为由电压源Vdd所产生的2.5V的电压时,负电压VMM被设定为-2.5V的负电压,而不是-5V。因此,其可以彻底地将负电压泵电路的大小最小化,并且可以提升电压泵效能。因此,电能的消耗也可以进而减少。有许多不同的电路可以实现上述的列译码器4a和/或其操作时序。例如,数个彼此相邻的区块可以在字线负周期期间同时被选择,以增加清理NAND内存阵列2的沟道区域中的电子的效果。实际被编程的被选择的区块位于上述数个区块的中心的周围。这也可以通过强制某些地址信号为“选择”状态而容易地实现。在另外的例子中,区块中的所有字线都不会被施加负电压。如果字线WLxa015被实际地编程,例如相邻于字线WLxa015的字线WLxa010到WLxa020被施加负电压,然而由于其他的字线WLxa01到WLxa09,以及WLxa021到WLx都没有被施加任何电压,因此可以保持为0V。如此可以节省电压泵的电能。图28是依照本发明第二优选实施例的变型的图3的NAND闪存装置80的编程方案的时序图。图28与图12二者的不同点在于:负电压V5在t0